प्रगत पॅकेजिंगसाठी मूलभूत शब्दावली

प्रगत पॅकेजिंग हे 'मोर दॅन मूर' युगातील तांत्रिक ठळक वैशिष्ट्यांपैकी एक आहे.प्रत्येक प्रक्रिया नोडवर चिप्सचे सूक्ष्मीकरण करणे अधिक कठीण आणि महाग होत असल्याने, अभियंते प्रगत पॅकेजेसमध्ये एकाधिक चिप्स ठेवत आहेत जेणेकरून त्यांना यापुढे त्यांना कमी करण्यासाठी संघर्ष करावा लागणार नाही.हा लेख प्रगत पॅकेजिंग तंत्रज्ञानामध्ये वापरल्या जाणार्‍या 10 सर्वात सामान्य शब्दांचा थोडक्यात परिचय देतो.

2.5D पॅकेजेस

2.5D पॅकेज हे पारंपारिक 2D IC पॅकेजिंग तंत्रज्ञानाची प्रगती आहे, ज्यामुळे बारीक रेषा आणि जागा वापरता येते.2.5D पॅकेजमध्ये, बेअर डायज स्टॅक केलेले असतात किंवा सिलिकॉन व्हाया व्हियास (TSVs) सह इंटरपोजर लेयरच्या वरती बाजूला ठेवतात.बेस, किंवा इंटरपोजर लेयर, चिप्स दरम्यान कनेक्टिव्हिटी प्रदान करते.

2.5D पॅकेज सामान्यत: हाय-एंड ASIC, FPGAs, GPUs आणि मेमरी क्यूबसाठी वापरले जाते.2008 मध्ये Xilinx ने त्याच्या मोठ्या FPGA ची चार लहान चिप्समध्ये विभागणी केली आणि त्यांना सिलिकॉन इंटरपोझर लेयरशी जोडले.अशा प्रकारे 2.5D पॅकेजेसचा जन्म झाला आणि अखेरीस उच्च बँडविड्थ मेमरी (HBM) प्रोसेसर एकत्रीकरणासाठी मोठ्या प्रमाणावर वापरले जाऊ लागले.

2.5D पॅकेजचे आकृती

3D पॅकेजिंग

3D IC पॅकेजमध्ये, लॉजिक डाय एकत्र किंवा स्टोरेज डायसह स्टॅक केले जाते, मोठ्या सिस्टम-ऑन-चिप्स (SoCs) तयार करण्याची आवश्यकता दूर करते.डाय हे सक्रिय इंटरपोजर लेयरद्वारे एकमेकांशी जोडलेले असतात, तर 2.5D IC पॅकेजेस इंटरपोसर लेयरवर घटक स्टॅक करण्यासाठी कंडक्टिव्ह बंप किंवा TSVs वापरतात, 3D IC पॅकेजेस TSVs वापरून सिलिकॉन वेफर्सच्या अनेक स्तरांना घटकांशी जोडतात.

TSV तंत्रज्ञान हे 2.5D आणि 3D IC पॅकेजेसमधील प्रमुख सक्षम तंत्रज्ञान आहे आणि सेमीकंडक्टर उद्योग 3D IC पॅकेजेसमध्ये DRAM चिप्स तयार करण्यासाठी HBM तंत्रज्ञान वापरत आहे.

3D पॅकेजचे क्रॉस-सेक्शनल दृश्य दर्शविते की सिलिकॉन चिप्समधील अनुलंब इंटरकनेक्शन मेटॅलिक कॉपर TSVs द्वारे साध्य केले जाते.

चिपलेट

चिपलेट्स हे 3D IC पॅकेजिंगचे दुसरे रूप आहे जे CMOS आणि गैर-CMOS घटकांचे विषम एकत्रीकरण सक्षम करते.दुसऱ्या शब्दांत, ते लहान SoCs आहेत, ज्यांना chiplets देखील म्हणतात, पॅकेजमधील मोठ्या SoCs ऐवजी.

मोठ्या एसओसीचे लहान, लहान चिप्समध्ये विभाजन केल्याने सिंगल बेअर डायपेक्षा जास्त उत्पन्न आणि कमी खर्च मिळतो.चिपलेट्स डिझायनर्सना कोणत्या प्रोसेस नोडचा वापर करायचा आणि ते तयार करण्यासाठी कोणते तंत्रज्ञान वापरायचे याचा विचार न करता आयपीच्या विस्तृत श्रेणीचा लाभ घेऊ देते.ते चिप तयार करण्यासाठी सिलिकॉन, ग्लास आणि लॅमिनेटसह विस्तृत सामग्री वापरू शकतात.

चिपलेट-आधारित प्रणाली मध्यस्थ स्तरावरील अनेक चिपलेट्सपासून बनलेली असतात

फॅन आउट पॅकेजेस

फॅन आउट पॅकेजमध्ये, अधिक बाह्य I/O प्रदान करण्यासाठी "कनेक्शन" चिपच्या पृष्ठभागावर फॅन केले जाते.हे इपॉक्सी मोल्डिंग मटेरियल (EMC) वापरते जे डायमध्ये पूर्णपणे एम्बेड केलेले असते, ज्यामुळे वेफर बम्पिंग, फ्लक्सिंग, फ्लिप-चिप माउंटिंग, क्लीनिंग, बॉटम स्प्रेईंग आणि क्यूरिंग यासारख्या प्रक्रियांची गरज नाहीशी होते.म्हणून, कोणत्याही मध्यस्थ स्तराची आवश्यकता नाही, ज्यामुळे विषम एकत्रीकरण खूप सोपे होते.

फॅन-आउट तंत्रज्ञान इतर पॅकेज प्रकारांपेक्षा अधिक I/O सह लहान पॅकेज ऑफर करते आणि 2016 मध्ये ते तंत्रज्ञान स्टार होते जेव्हा Apple TSMC च्या पॅकेजिंग तंत्रज्ञानाचा वापर करून त्याचा 16nm ऍप्लिकेशन प्रोसेसर आणि मोबाइल DRAM iPhone साठी एकाच पॅकेजमध्ये समाकलित करू शकला. ७.

फॅन-आउट पॅकेजिंग

फॅन-आउट वेफर लेव्हल पॅकेजिंग (FOWLP)

FOWLP तंत्रज्ञान हे वेफर-लेव्हल पॅकेजिंग (WLP) मधील सुधारणा आहे जे सिलिकॉन चिप्ससाठी अधिक बाह्य कनेक्शन प्रदान करते.यात इपॉक्सी मोल्डिंग मटेरियलमध्ये चिप एम्बेड करणे आणि नंतर वेफरच्या पृष्ठभागावर उच्च घनता पुनर्वितरण स्तर (RDL) तयार करणे आणि पुनर्रचना केलेले वेफर तयार करण्यासाठी सोल्डर बॉल्स लागू करणे समाविष्ट आहे.

FOWLP पॅकेज आणि ऍप्लिकेशन बोर्ड दरम्यान मोठ्या प्रमाणात कनेक्शन प्रदान करते आणि सब्सट्रेट डाय पेक्षा मोठा असल्याने, डाय पिच प्रत्यक्षात अधिक आरामशीर आहे.

FOWLP पॅकेजचे उदाहरण

विषम एकीकरण

उच्च-स्तरीय असेंब्लीमध्ये स्वतंत्रपणे उत्पादित केलेल्या भिन्न घटकांचे एकत्रीकरण कार्यक्षमता वाढवू शकते आणि ऑपरेटिंग वैशिष्ट्ये सुधारू शकते, म्हणून सेमीकंडक्टर घटक उत्पादक एकाच असेंब्लीमध्ये भिन्न प्रक्रिया प्रवाहांसह कार्यात्मक घटक एकत्र करण्यास सक्षम आहेत.

विषम एकत्रीकरण हे सिस्टम-इन-पॅकेज (SiP) सारखेच आहे, परंतु एकाच सब्सट्रेटवर एकाधिक बेअर डाय एकत्र करण्याऐवजी, ते एकाच सब्सट्रेटवर चिपलेट्सच्या रूपात अनेक आयपी एकत्र करते.विषम एकत्रीकरणाची मूळ कल्पना म्हणजे एकाच पॅकेजमधील विविध कार्यांसह अनेक घटक एकत्र करणे.

विषम एकत्रीकरणातील काही तांत्रिक बिल्डिंग ब्लॉक्स

HBM

एचबीएम हे एक प्रमाणित स्टॅक स्टोरेज तंत्रज्ञान आहे जे स्टॅकमध्ये आणि मेमरी आणि लॉजिकल घटकांमधील डेटासाठी उच्च बँडविड्थ चॅनेल प्रदान करते.HBM पॅकेजेस मेमरी डाई स्टॅक करतात आणि अधिक I/O आणि बँडविड्थ तयार करण्यासाठी त्यांना TSV द्वारे एकत्र जोडतात.

HBM हे JEDEC मानक आहे जे अनुप्रयोग प्रोसेसर, GPUs आणि SoCs सह पॅकेजमध्ये DRAM घटकांचे अनेक स्तर अनुलंबपणे एकत्रित करते.HBM हे प्रामुख्याने हाय-एंड सर्व्हर आणि नेटवर्किंग चिप्ससाठी 2.5D पॅकेज म्हणून लागू केले आहे.HBM2 रिलीझ आता प्रारंभिक HBM रिलीझची क्षमता आणि घड्याळ दर मर्यादा संबोधित करते.

HBM पॅकेजेस

मध्यवर्ती स्तर

इंटरपोजर लेयर हा एक नळ आहे ज्याद्वारे पॅकेजमधील मल्टी-चिप बेअर डाय किंवा बोर्डमधून इलेक्ट्रिकल सिग्नल पास केले जातात.हे सॉकेट्स किंवा कनेक्टर्समधील इलेक्ट्रिकल इंटरफेस आहे, ज्यामुळे सिग्नल्सचा प्रसार आणखी दूर होतो आणि बोर्डवरील इतर सॉकेट्सशी देखील जोडला जातो.

इंटरपोजर लेयर सिलिकॉन आणि सेंद्रिय पदार्थांचा बनलेला असू शकतो आणि मल्टी-डाई डाय आणि बोर्ड दरम्यान पूल म्हणून काम करतो.सिलिकॉन इंटरपोजर लेयर्स हे उच्च सूक्ष्म पिच I/O घनता आणि TSV निर्मिती क्षमता असलेले सिद्ध तंत्रज्ञान आहे आणि 2.5D आणि 3D IC चिप पॅकेजिंगमध्ये महत्त्वाची भूमिका बजावते.

विभाजन केलेल्या मध्यवर्ती स्तराची विशिष्ट अंमलबजावणी

पुनर्वितरण स्तर

पुनर्वितरण स्तरामध्ये तांबे कनेक्शन किंवा संरेखन असतात जे पॅकेजच्या विविध भागांमधील विद्युत कनेक्शन सक्षम करतात.हा मेटॅलिक किंवा पॉलिमरिक डायलेक्ट्रिक मटेरियलचा एक थर आहे जो बेअर डायसह पॅकेजमध्ये स्टॅक केला जाऊ शकतो, त्यामुळे मोठ्या चिपसेटचे I/O अंतर कमी होते.पुनर्वितरण स्तर 2.5D आणि 3D पॅकेज सोल्यूशन्सचा अविभाज्य भाग बनले आहेत, ज्यामुळे त्यांच्यावरील चिप्स मध्यस्थ स्तरांचा वापर करून एकमेकांशी संवाद साधू शकतात.

पुनर्वितरण स्तर वापरून एकत्रित पॅकेजेस

TSV

TSV हे 2.5D आणि 3D पॅकेजिंग सोल्यूशन्ससाठी एक प्रमुख अंमलबजावणी तंत्रज्ञान आहे आणि हे तांबे-भरलेले वेफर आहे जे सिलिकॉन वेफर डायद्वारे उभ्या इंटरकनेक्ट प्रदान करते.हे विद्युत कनेक्शन प्रदान करण्यासाठी संपूर्ण डाईमधून चालते, डायच्या एका बाजूपासून दुसऱ्या बाजूपर्यंत सर्वात लहान मार्ग तयार करते.

थ्रू-होल किंवा व्हियास वेफरच्या पुढील बाजूपासून एका विशिष्ट खोलीपर्यंत कोरले जातात, जे नंतर इन्सुलेटेड आणि प्रवाहकीय सामग्री (सामान्यतः तांबे) जमा करून भरले जातात.चीप बनवल्यानंतर, TSV इंटरकनेक्ट पूर्ण करण्यासाठी व्हियास आणि वेफरच्या मागील बाजूस जमा केलेला धातू उघड करण्यासाठी ते वेफरच्या मागील बाजूने पातळ केले जाते.